Zweierteam | Februar bis Juni 2026

Digital Signal Processing Architecture

VHDL-/FPGA-Projekt mit FIR-Filterung und synchronisierter Sample-and-Decide-Verarbeitung. Der eigene Beitrag lag in der gemeinsamen Implementierung, Integration, Simulation und Fehlersuche.

VHDLFPGADigital Signal ProcessingFIRSimulationHardware Integration

Sample-and-Decide-Verarbeitung mit markierten Abtastpunkten

Projektbeitrag

Implementierung im Zweierteam

Gemeinsame VHDL-Implementierung von FIR-Filterung und synchronisierter Sample-and-Decide-Verarbeitung in einem Zweierteam
Integration der Verarbeitungskomponenten in die vollständige FPGA-Signalverarbeitungskette
Simulation und Hardwaretests des integrierten Designs
Gegenseitiges Code-Review und gemeinsames Debugging von Integrationsproblemen

Vergleich von FIR-Ausgaben aus VHDL und Referenzmodell

Einordnung

Was das Projekt belegt

Das Projekt zeigt praktische Erfahrung mit VHDL, simulationsbasierter Validierung und FPGA-Systemintegration. Es wird bewusst nicht als professionelle Design-Verification-Erfahrung dargestellt: Die Testarchitektur war Teil einer universitären Lehrveranstaltung, und die iterative CORDIC-Struktur war vorgegeben.