Paul Eduard Kronegger
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Portfolio & Lebenslauf

Portrait von Paul Kronegger

Paul Eduard Kronegger

Elektronikstudent an der JKU Linz mit praktischer Erfahrung in Analog-IC-Design, VHDL/FPGA und digitaler Signalverarbeitung.

Analog IC DesignDigital HardwareSignal Processing

174 ECTS in fünf Semestern · Bachelorabschluss Anfang 2027

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Aktueller Fokus

Studium & Hardwareentwicklung

Mein aktueller Schwerpunkt verbindet analogen Schaltungsentwurf mit digitaler Hardware und Signalverarbeitung. In der Bachelorarbeit habe ich eine Gm-Zelle per Python-Sizing-Skript dimensioniert und simuliere sie in Xschem/ngspice. Der darauf aufbauende Filterentwurf steht noch am Anfang. Aus FPGA-Projekten bringe ich VHDL, Simulation und Systemintegration mit.

174 ECTS

in fünf Semestern positiv abgeschlossen

Gm-Zelle

dimensioniert und über PVT charakterisiert

VHDL

FPGA, DSP und simulationsbasierte Validierung

PythonAnalog IC DesignDigital Signal ProcessingVHDLFPGA DesignXschem / ngspice
DC-Sweep der effektiven Transkonduktanz über der differentiellen Eingangsspannung

Seit Feb. 2024

Bachelor Elektronik und Informationstechnik

174 ECTS in fünf Semestern; geplanter Abschluss Anfang 2027 und anschließender direkter Übergang in den Master.

Seit Juni 2026

Bachelorarbeit im Analog-IC-Design

Dimensionierung einer Gm-Zelle als Basis eines geplanten Low-Power Gm-C-Filters in IHP SG13G2 mit Python, Xschem, ngspice und CACE.

Aktuell

Masterübergang & Hardwareprofil

Ausgewählte Master-LVAs parallel zum Bachelor; weiterer Fokus auf Analog-IC-Design, Digital Hardware und Signalverarbeitung.

Auswahl

Projekte

DC-Sweep der effektiven Transkonduktanz über der differentiellen Eingangsspannung

Bachelorarbeit | Seit Juni 2026

Systematic Design of a Low-Power Gm-C Filter

Dimensionierung und Simulation einer voll differenziellen Gm-Zelle als zentralem Baustein eines geplanten Low-Power-Gm-C-Filters in IHP SG13G2. Der Filterentwurf selbst steht noch am Anfang.

  • Gm-Zelle mit gm/Id-Methodik und Python-Sizing-Skript dimensioniert
  • Schaltung in Xschem/ngspice simuliert und mit CACE über PVT charakterisiert
  • Aktueller Stand: Gm-Zelle vorhanden; ideales und transistorbasiertes Filtermodell noch nicht entworfen
Analog IC DesignPythonXschemngspiceCACE
Mehr zur Bachelorarbeit

Werkzeuge

Technologien

Analog IC & Simulation

gm/IdXschemngspiceCACEPVT CharacterizationIHP SG13G2

Digital Hardware & DSP

VHDLFPGA DesignRTL FundamentalsFIR FilteringSample-and-DecideModelSimIntel Quartus

Software

PythonCC#TypeScriptAngularASP.NETAstroSolidJS

Engineering Workflow

GitLinuxSimulation AutomationWaveform DebuggingDockerKubernetes

Persönlich

Über mich

Neben Technik hat mich lange der Leistungssport geprägt. Von 2018 bis 2023 war ich im österreichischen Nationalteam im Segeln und leistete meinen Präsenzdienst als Heeressportler.

Diese Zeit hat mir Disziplin, Belastbarkeit und eigenständiges Organisieren beigebracht: internationale Trainings, Regatten, Reisen, Unterkünfte, Verpflegung und Bootstransport lagen oft gleichzeitig in meiner Verantwortung. Heute nehme ich genau diese Arbeitsweise in technische Projekte und mein Studium mit.

2018-2023

Nationalteam Segeln

2023

Lean Six Sigma Green Belt

EN

Sehr gutes Englisch

LinkedIn kontaktieren
Ilca7 European Championship 2023

Basis

HTL Vöcklabruck | Betriebsinformatik

Die HTL Vöcklabruck war die technische Basis für meine heutige Arbeit: Softwareentwicklung, Datenbanken, C-Grundlagen und erste Hardware-nahe Projekte.

C Logo C

  • Pointers, Arrays und strukturierte Programmierung
  • Projekte mit Arduino wie die Ansteuerung einer SegmentanzeigeArduino Segmentanzeige

C# Logo C#

  • Windows Forms Applications und Konsolen-Anwendungen
  • Grundlagen für spätere Backend- und API-Projekte

MySQL Logo MySQL

  • Datenbankdesign, Joins und Stored Procedures
  • Praxis in Betriebsinformatik von 2016 bis 2022